3月3日，世界领先的芯片制造商Intel、台积电和三星联手芯片封装和测试领域的领导者rimoonlight，与AMD、arm、高通、谷歌等科技行业巨头共同推出了新的通用芯片互连标准：通用小芯片快车（songZuying），微软和meta。

该协议是专门为小型芯片制定的。它旨在为小芯片互连开发一个新的开放标准，简化相关流程，并提高不同制造商的小芯片之间的互操作性。

根据这一标准，芯片制造商可以在适当的情况下混合和制造芯片。

什么是微芯片？SOC的掘墓人摩尔定律的“延年丸”

近年来，随着探索先进工艺技术的成本不断增加，摩尔定律逐渐失效。芯片制造业的主要制造商一直在努力延续摩尔定律。小芯片是其中一种方法。

摩尔定律逐渐失效的原因是光罩限制了单个芯片的最大尺寸，芯片制造商和设计师必须使用多个芯片来实现功能。在某些情况下，甚至多个芯片提供相同的功能。这就要求芯片必须小型化。

此前，制造商一直在使用SOC（片上系统）技术来组合不同的模块。该技术的优点是不仅可以提高模块之间的通信速度，而且可以实现低功耗和低成本。然而，近年来，突破先进工艺技术的难度和成本不断上升。

一方面，技术突破变得特别困难。Intel在芯片制造领域有着多年的深厚造诣，在7Nm工艺技术方面也遇到了瓶颈。目前拥有5nm制造技术的三星也面临产品产量欺诈的风险。

与此同时，探索先进工艺的成本也在上升。据IBS首席执行官韩德尔·琼斯（HandelJones）称，设计3纳米芯片的成本达到5.9亿美元，而设计28纳米芯片的平均成本为4000万美元。

Smallchip顾名思义就是将多个小芯片封装在一起，使用芯片到芯片（裸芯片到裸芯片）的内部互连技术，形成异构芯片。

由于小芯片的单体较小，可以提高每个圆形晶体的利用率，从而降低成本。此外，由于封装了多个小芯片，可以根据需要灵活组装，从而降低功耗。

；“大筹码”逐渐成长

如今，一些芯片制造商已经开始从理论转向实践。由小芯片技术绘制的“积木制芯片”大蛋糕已经越来越接近实现。

AMD在2019年发布的ryzen3000系列中部署了基于小芯片技术的zen2内核；Intel发布了PonteVecchio，它集成了47个小芯片。

我们可以看到，无论是拆分单个CPU还是集成封装大量小芯片，小芯片技术已经走出实验室，应用到实际生产中。

然而，小芯片技术要想成熟，还需要面临许多挑战。

在小芯片技术中，裸芯片的互连必须考虑互连接口和协议。设计中必须考虑工艺、包装技术、系统集成和扩展等复杂因素。

同时，它还需要满足不同领域对信息传输速度和功耗的要求。这使得小型芯片的设计过程非常复杂，而小型芯片面临的最大困难来自于缺乏统一的协议。

Marvell曾于2015年推出了Mochi架构的小芯片模型。从那以后，Marvell陷入了选择界面的困难之中。

据Marvell的网络首席技术官Yaniv·科佩尔曼（ZhangZieiKopelman）说，他们不想使用插值器或信息类型的软件包，因为他们不想增加包装成本或受单一供应商的约束。

此外，当使用小芯片时，IP必须在中间划分，但是在哪里划分和如何开发架构也对最终产品的实现提出了挑战。

Yaniv·科佩尔曼总结道：“在演示中构建IP很容易，但从演示到生产还有很长的路要走。”

在过去的五年里，小芯片已经成为芯片设计行业一颗耀眼的新星。越来越多的制造商开始使用小型芯片，这使得它越来越普遍。制造商希望小型芯片能够解决制造成本、可扩展性等问题。

但由于缺乏统一的标准,，之前的小芯片协议就像混乱的“春秋战国时期”。在这种情况下，芯片制造商无法实现他们的最终愿景：连接不同架构和制造商生产的裸芯片，并根据不同的场景进行定制。

《春秋战国》结束了，UCle1.0只是个开始

小芯片技术一直在要求一个统一的标准。

Intel拥有先进的接口总线技术（AIB），这是一种芯片到芯片的物理层标准。采用模块化设计，具有IP模块库。此外，Intel免费提供AIB接口许可证，以促进小芯片生态。

同时，可用于小型芯片的并行接口标准包括台积电的lipicon、OCP的bow等。

只有物理层的并行接口标准如此多样化，这给制造商带来了极大的麻烦，也使得小芯片生态的推广变得困难。

芯片行业正在集体呼吁制定一个统一的标准，让小芯片结束“春秋战国”时代，实现“汽车同轨、书籍同文”。

Intel似乎一直是最有机会清除小型芯片开发障碍的公司。自2021上任以来，Intel的新总裁帕特一直强调Intel想要进入IDM20，在继续深入芯片制造业的同时，也应该有更高的开放度，这与小芯片技术的概念相吻合。

在2月18日Intel的投资者大会上，Intel宣布将为选择其IFS服务OEM的客户提供混合x86架构和其他类型内核的可能性，因此在此过程中可能会使用小芯片技术。

同时，Intel在会上还透露，他致力于建设一个“开放、替代、可信”的开放生态系统。这个蓝图似乎是Intel领导的UCle1.0标准的铺垫。

实际上，UCle1.0标准的初始版本来自Intel，在一定程度上借鉴了Intel曾经提出的AIB标准。

如今，UCle1.0标准在巨人的共同平台上带来的不是技术创新，而是技术标准化。这使得所有制造商在使用小型芯片时最终都有了共同的规则。

UCle规范包括物理层和协议层。在物理层中，规定了电信号标准、物理通道的数量以及小芯片之间受支持的凸点间距。在协议层，规范定义了覆盖这些信号的更高级别协议。该规范将使所有在设计和制造中符合该规范的小型芯片能够互连。

UCle1.0根据不同的复杂性设计了两个级别的标准：标准包装和高级包装。“标准封装”是为使用传统有机基板的低带宽设备设计的。这些组件将使用16个数据通道，并符合100个标准μM+凹凸间距和扩展通道长度。这实际上是在一个非常近的距离将两个设备连接在一个当代pcle链路中。“高级包装”涵盖EMIB和信息等技术。同时，由于更高的密度和更短的通信范围，数据通道的数量将是标准封装的四倍。如果使用该标准，每秒通过1mm芯片边缘的数据量可以达到1.3tb。此外，UCle实际上可以在小芯片之外找到自己的舞台。事实上，尽管UCle的重点是为小型芯片提供统一的片上互连标准，但该标准包括外部互连的规定。只要芯片制造商愿意，该规范允许使用重定时器在协议级别完成更长距离的传输。尽管这会使延迟和功率随着距离的增加而增加，但UCle的推广人设想，服务器用户可能需要这种长距离的小芯片互连。尽管UCle1.0规范的出现最终解决了长期困扰小芯片领域的规范混乱问题，但它仍然只是一个开始。有人把这个标准称为“起点标准”，因为它定义了小芯片设计中的物理层和协议层，这只是小芯片设计中四个方面中的两个。行业领导者仍在寻求小芯片形状元素的统一，以真正构建混合小芯片生态系统。另一方面，UCle1.0标准基本上只定义了2D和2.5D芯片封装，而更先进的3D封装相关标准需要更新。UCle联盟成员将开发下一代UCle技术，新协议将更加完善。虽然UCle联盟已经聚集了芯片设计和制造领域的几位领导者，但它可以被称为一次明星聚会。然而，为了进一步实现芯片制造商构建完美小芯片生态的理念，需要更多人参与这个联盟的建设。

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